La road map tecnologia annunciata mesi fa da Intel, insieme alla volontà di rilanciare l’industria americana di produzione di semiconduttori, ha fatto recentemente importanti progressi, passando dalle enunciazioni di principio (spesso criticate da molti) ai fatti.
Per quanto riguarda l’attività manifatturiera, solo pochi giorni fa Intel ha annunciato il progetto di un mega impianto produttivo in Ohio, destinando all’iniziativa 20 miliardi di dollari.
Per quanto riguarda, invece, l’aspetto più tecnologico, Intel ha depositato recentemente un nuovo brevetto che descrive un processo produttivo denominato “transistor Forksheet impilati” che consentirebbe di costruire transistor sub-2nm, un’opportunità per mantenere ancora viva la legge di Moore. Il documento non fornisce molti dettagli in termini di PPA (Power Performance Area), e da Intel non è arrivato alcun commento a proposito.
A giudicare dal contenuto, il nuovo design dovrebbe riguardare un’architettura CMOS 3D impilata verticalmente che permetterebbe di realizzare un numero maggiore di elementi rispetto all’attuale tecnologia triple-gate-transistor più avanzata.
Nel brevetto, Intel descrive l’impiego di transistor Nanoribbon e film sottili di germanio. Questi ultimi agirebbero come separatori dielettrici tra gli strati di transistor impilati, strato dopo strato.
Della tecnologia Forksheet si parla ormai da più di tre anni come evoluzione dei processi Nanosheet che a loro volta hanno rappresentato un significativo passo in avanti rispetto ai transistor FinFET, attualmente utilizzati da TSMC per le sue produzioni di punta, a 4-5 nm mentre, sia Intel che Samsung, stanno utilizzando rispettivamente i processi RibbonFET e GAA (Gate-All-Around), due varianti della tecnologia Nanosheet.
Come la transizione dai MOSFET planari ai FinFET, la transizione dai FinFET ai transistor Nanosheet è stata accompagnata da nuove sfide di integrazione dei processi non ancora completamente risolte, che trovano nel Forksheet alcune risposte.
Dal punto di vista dell’elaborazione, l’architettura Forksheet si evolve naturalmente dall’architettura di base del Nanosheet. I principali fattori di differenziazione sono la formazione della parete dielettrica e il distanziatore interno modificato, l’epitassia sorgente/drenaggio e i gradini del cancello metallico sostitutivo. Il documento depositato da Intel, segue questa traccia.
L’architettura Forksheet è stato presentato per la prima volta da imec – centro di ricerca belga che ha una stretta collaborazione con Intel – per il ridimensionamento SRAM nel 2017 (IEDM 2017) e successivamente (IEDM 2019) per il ridimensionamento delle celle logiche.
Al VLSI 2021, imec ha presentato per la prima volta i dati elettrici dei dispositivi a effetto di campo Forksheet che sono stati integrati con successo utilizzando il flusso di processo da 300 mm. Imec prevede un aumento del 10% della velocità o un aumento del 24% dell’efficienza energetica a velocità costante, con una riduzione del 20% in un’unità di superficie. Inoltre, lo spazio occupato dalla memoria statica ad accesso casuale (SRAM) sarà ridotto del 30%.
Oltre l’architettura Forksheet, all’orizzonte ha già fatto la sua comparsa la tecnologia CFET (Complementary FET) che offre un potenziale ridimensionamento del 50% sia delle celle logiche che di quelle di memoria.
Il CFET è un’ulteriore evoluzione del gate impilato verticalmente attorno al transistor Nanowire. Invece di impilare dispositivi di tipo n o di tipo p, li impila entrambi uno sopra l’altro, cosa che rende particolarmente complesso il processo che però potrebbe arrivare a raggiungere prestazioni dimensionali pari a 1 nm.
Anche in questo caso, imec collabora con Intel e con altri importanti player del settore, come TSMC, Samsung e SK hynix.
