Le collaudate architetture IP a cui si aggiunge ora PHY 224G-LR SerDes permettono di ottenere miglioramenti significativi in termini di prestazioni ed efficienza energetica con il processo TSMC N3E.
Cadence Design Systems ha annunciato di aver ampliato il proprio portafoglio di IP di progettazione estendendolo al processo a 3 nm di TSMC (N3E). In particolare, è da segnalare l’introduzione di quella che Cadence ritiene essere la soluzione più avanzata: l’IP PHY SerDes 224G Long-Reach (224G-LR), già implementata con successo sul primo silicio. Altre IP di Cadence per il processo N3E di TSMC sono già state implementata con successo sul primo silicio o sono arrivate alla fase di tape-out. Tali soluzioni mettono a disposizione dei clienti un’ampia gamma di IP di memoria e interfacce ad alta velocità rivolta ai progetti più avanzati. L’ampio portafoglio di soluzioni Cadence per il processo N3E di TSMC offre caratteristiche PPA (power, performance, area) all’avanguardia nel settore, indirizzando gli sviluppi più esigenti per applicazioni legate a networking, hyperscale computing, intelligenza artificiale e machine learning (AI/ML), chiplet, automotive e storage.
La nuova IP per interfacce ad alta velocità PHY SerDes 224G-LR
Con la proliferazione delle applicazioni a banda larga e a bassa latenza, alimentate da intelligenza artificiale generativa e LLM (large language models – modelli linguistici di grandi dimensioni), il ricorso a soluzioni IP innovative ad alta velocità che consentano una trasmissione dati efficiente e affidabile è diventata fondamentale. Per rispondere a questa crescente domanda, la nuova IP PHY SerDes 224G-LR e altre IP di interfaccia Cadence per il processo N3E TSMC inaugurano una nuova era di innovazione e connettività ad alta velocità. L’IP PHY SerDes 224G-LR presenta un’architettura innovativa che fornisce una combinazione eccezionale di velocità, portata ed efficienza energetica. Le caratteristiche principali includono:
- Supporto per velocità dati full duplex da 1 a 225 Gbps con eccellenti prestazioni LR
- Efficienza energetica ottimizzata configurabile per diverse portate di canale (LR, MR, VSR)
- Intelligenza integrata per migliorare l’affidabilità e la robustezza del sistema
L’IP PHY 224G-LR fa parte del portafoglio IP Cadence rivolto all’avanzato processo N3E di TSMC. Il portafoglio comprende anche IP PHY SerDes 112G LR, SerDes PCI Express (PCIe) 6.0/5.0/4.0/3.0/2.0, 64G/32G multiprotocollo, IP Universal Chiplet Interconnect Express (UCIe), LPDDR5x/5/4x/4, DDR5/4/3 e GDDR7/6. L’Ip SerDes 224G/112G LR e DDR5 di Cadence è stata implementata con successo già al primo silicio. L’IP PCIe, SerDes 64G/32G multiprotocollo e l’IP LPDDR5x/5, GDDR7/6 e UCIe hanno raggiunto con successo la fase di tape-out all’inizio del 2023.
I commenti
“Le innovative soluzioni IP di Cadence per il più avanzato processo N3E di TSMC, consentono ai nostri clienti di raggiungere livelli senza precedenti di prestazioni ed efficienza energetica. Il tutto, beneficiando al tempo stesso delle funzionalità all’avanguardia del processo N3E di TSMC“, ha affermato Dan Kochpatcharin, capo della divisione Design Infrastructure Management di TSMC. “La nostra ultima collaborazione con Cadence su progetti IP innovativi per la tecnologia a 3 nm di TSMC è in grado potenzialmente di rimodellare il panorama dei progetti SoC per infrastrutture hyperscale, AI/ML e 5G/6G”.
“Le nostre collaudate architetture IP di interfaccia per il processo N3E, il più all’avanguardia di TSMC, hanno conseguito miglioramenti significativi in termini di prestazioni ed efficienza energetica. Ciò consente ai nostri clienti comuni di sfruttare i vantaggi del processo N3E, ottenendo al tempo stesso un time-to-market più rapido“, ha affermato Rishi Chugh, vicepresidente marketing di prodotto per il Gruppo IP presso Cadence. “Per soddisfare la crescente domanda di larghezza di banda dati richiesta dall’intelligenza artificiale generativa e da altre infrastrutture di rete ad alta velocità, le prestazioni SerDes devono passare rapidamente ai nodi di prossima generazione. La dimostrazione di Cadence del silicio 224G-LR offre ai clienti un solido percorso di aggiornamento verso i progetti hyperscale di nuova generazione. La nostra stretta collaborazione con TSMC ci consente di fornire IP di alta qualità progettate per ottenere un’implementazione di successo al primo silicio e un time-to-market più rapido”.
Il portafoglio completo di IP Cadence per il processo N3E TSMC supporta la strategia Cadence Intelligent System Design, volta a raggiungere l’eccellenza nella progettazione SoC a nodi avanzati.
Ulteriori informazioni sulla IP PHY SerDes 224G di prossima generazione di Cadence e sul portafoglio completo di IP Cadence per progetti N3E sono disponibili al seguente link.
